soc/mediatek/common: Add rtc_mt6359p.h for SoCs using mt6359p RTC
MT8188, MT8192 and MT8195 use mt6359p RTC and share the same RTC definitions. Move the definitions to rtc_mt6359p.h and remove duplicate definitions. BUG=b:391067089 TEST=build coreboot for asurada, cherry and geralt Change-Id: I6e60148e1847171c6ab6b6dbee2fd706f3c3a47f Signed-off-by: Yidi Lin <yidilin@chromium.org> Reviewed-on: https://review.coreboot.org/c/coreboot/+/86928 Tested-by: build bot (Jenkins) <no-reply@coreboot.org> Reviewed-by: Yu-Ping Wu <yupingso@google.com>
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81
src/soc/mediatek/common/include/soc/rtc_mt6359p.h
Normal file
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@ -0,0 +1,81 @@
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/* SPDX-License-Identifier: GPL-2.0-only OR MIT */
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#ifndef SOC_MEDIATEK_RTC_MT6359P_H
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#define SOC_MEDIATEK_RTC_MT6359P_H
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/* RTC registers */
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enum {
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||||
RTC_BBPU_ENABLE_ALARM = 1U << 0,
|
||||
RTC_BBPU_SPAR_SW = 1U << 1,
|
||||
RTC_BBPU_RESET_SPAR = 1U << 2,
|
||||
RTC_BBPU_RESET_ALARM = 1U << 3,
|
||||
RTC_BBPU_CLRPKY = 1U << 4,
|
||||
RTC_BBPU_RELOAD = 1U << 5,
|
||||
RTC_BBPU_CBUSY = 1U << 6,
|
||||
RTC_CBUSY_TIMEOUT_US = 1000000,
|
||||
};
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enum {
|
||||
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|
||||
RTC_XOSC32_ENB = 1U << 5,
|
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|
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RTC_EMB_K_EOSC32_MODE = 1U << 6,
|
||||
RTC_EMB_SW_DCXO_MODE = 2U << 6,
|
||||
RTC_EMB_SW_EOSC32_MODE = 3U << 6,
|
||||
RTC_EMBCK_SEL_MODE_MASK = 3U << 6,
|
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RTC_EMBCK_SRC_SEL = 1U << 8,
|
||||
RTC_EMBCK_SEL_OPTION = 1U << 9,
|
||||
RTC_GPS_CKOUT_EN = 1U << 10,
|
||||
RTC_EOSC32_VCT_EN = 1U << 11,
|
||||
RTC_EOSC32_CHOP_EN = 1U << 12,
|
||||
RTC_GP_OSC32_CON = 2U << 13,
|
||||
RTC_REG_XOSC32_ENB = 1U << 15,
|
||||
};
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||||
enum {
|
||||
OSC32CON_ANALOG_SETTING = RTC_GP_OSC32_CON | RTC_EOSC32_CHOP_EN |
|
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|
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|
||||
};
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|
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|
||||
};
|
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|
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enum {
|
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|
||||
PMIC_RG_BANK_FQMTR_RST_SHIFT = 6,
|
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};
|
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|
||||
/* PMIC frequency meter definition */
|
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enum {
|
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|
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|
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|
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|
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|
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FQMTR_TIMEOUT_US = 8000,
|
||||
};
|
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|
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enum {
|
||||
PMIC_FQMTR_FIX_CLK_26M = 0U << 0,
|
||||
PMIC_FQMTR_FIX_CLK_XOSC_32K_DET = 1U << 0,
|
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PMIC_FQMTR_FIX_CLK_EOSC_32K = 2U << 0,
|
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|
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PMIC_FQMTR_FIX_CLK_DCXO1M_CK = 4U << 0,
|
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PMIC_FQMTR_FIX_CLK_TCK_SEC = 5U << 0,
|
||||
PMIC_FQMTR_FIX_CLK_PMU_32K = 6U << 0,
|
||||
PMIC_FQMTR_CKSEL_MASK = 7U << 0,
|
||||
};
|
||||
|
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enum {
|
||||
RTC_TC_MTH_MASK = 0xf,
|
||||
};
|
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|
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enum {
|
||||
RTC_K_EOSC_RSV_0 = 1 << 8,
|
||||
RTC_K_EOSC_RSV_1 = 1 << 9,
|
||||
RTC_K_EOSC_RSV_2 = 1 << 10,
|
||||
};
|
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|
||||
#endif /* SOC_MEDIATEK_RTC_MT6359P_H */
|
||||
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@ -5,82 +5,8 @@
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#include <soc/pmif.h>
|
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#include <soc/rtc_common.h>
|
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#include <soc/rtc_mt6359p.h>
|
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#include <soc/rtc_reg_common.h>
|
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#include <stdbool.h>
|
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|
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/* RTC registers */
|
||||
enum {
|
||||
RTC_BBPU_ENABLE_ALARM = 1U << 0,
|
||||
RTC_BBPU_SPAR_SW = 1U << 1,
|
||||
RTC_BBPU_RESET_SPAR = 1U << 2,
|
||||
RTC_BBPU_RESET_ALARM = 1U << 3,
|
||||
RTC_BBPU_CLRPKY = 1U << 4,
|
||||
RTC_BBPU_RELOAD = 1U << 5,
|
||||
RTC_BBPU_CBUSY = 1U << 6,
|
||||
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|
||||
};
|
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|
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enum {
|
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|
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|
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|
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|
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|
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|
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RTC_EMBCK_SEL_MODE_MASK = 3U << 6,
|
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|
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RTC_EMBCK_SEL_OPTION = 1U << 9,
|
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|
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|
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|
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|
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|
||||
};
|
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|
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enum {
|
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OSC32CON_ANALOG_SETTING = RTC_GP_OSC32_CON | RTC_EOSC32_CHOP_EN |
|
||||
RTC_EOSC32_VCT_EN | RTC_GPS_CKOUT_EN | RTC_EMBCK_SEL_OPTION |
|
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RTC_EMB_K_EOSC32_MODE,
|
||||
};
|
||||
|
||||
enum {
|
||||
PMIC_RG_BANK_FQMTR_RST = 0x522,
|
||||
};
|
||||
|
||||
enum {
|
||||
PMIC_RG_FQMTR_DCXO26M_EN_SHIFT = 4,
|
||||
PMIC_RG_BANK_FQMTR_RST_SHIFT = 6,
|
||||
};
|
||||
|
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/* PMIC frequency meter definition */
|
||||
enum {
|
||||
PMIC_RG_FQMTR_CKSEL = 0x0118,
|
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PMIC_RG_FQMTR_RST = 0x013A,
|
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PMIC_RG_FQMTR_CON0 = 0x0546,
|
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|
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PMIC_RG_FQMTR_DATA = 0x054A,
|
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FQMTR_TIMEOUT_US = 8000,
|
||||
};
|
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|
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enum {
|
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PMIC_FQMTR_FIX_CLK_26M = 0U << 0,
|
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PMIC_FQMTR_FIX_CLK_XOSC_32K_DET = 1U << 0,
|
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PMIC_FQMTR_FIX_CLK_EOSC_32K = 2U << 0,
|
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|
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|
||||
PMIC_FQMTR_FIX_CLK_TCK_SEC = 5U << 0,
|
||||
PMIC_FQMTR_FIX_CLK_PMU_32K = 6U << 0,
|
||||
PMIC_FQMTR_CKSEL_MASK = 7U << 0,
|
||||
};
|
||||
|
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enum {
|
||||
RTC_TC_MTH_MASK = 0xf,
|
||||
};
|
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|
||||
enum {
|
||||
RTC_K_EOSC_RSV_0 = 1 << 8,
|
||||
RTC_K_EOSC_RSV_1 = 1 << 9,
|
||||
RTC_K_EOSC_RSV_2 = 1 << 10,
|
||||
};
|
||||
|
||||
#endif /* SOC_MEDIATEK_MT8188_RTC_H */
|
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|
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@ -5,83 +5,8 @@
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|
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#include <soc/pmif.h>
|
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|
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|
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|
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#include <stdbool.h>
|
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|
||||
/* RTC registers */
|
||||
enum {
|
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RTC_BBPU_ENABLE_ALARM = 1U << 0,
|
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RTC_BBPU_SPAR_SW = 1U << 1,
|
||||
RTC_BBPU_RESET_SPAR = 1U << 2,
|
||||
RTC_BBPU_RESET_ALARM = 1U << 3,
|
||||
RTC_BBPU_CLRPKY = 1U << 4,
|
||||
RTC_BBPU_RELOAD = 1U << 5,
|
||||
RTC_BBPU_CBUSY = 1U << 6,
|
||||
RTC_CBUSY_TIMEOUT_US = 1000000,
|
||||
};
|
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enum {
|
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RTC_XOSCCALI_MASK = 0x1F << 0,
|
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|
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|
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|
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|
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|
||||
RTC_EMBCK_SEL_MODE_MASK = 3U << 6,
|
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RTC_EMBCK_SRC_SEL = 1U << 8,
|
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RTC_EMBCK_SEL_OPTION = 1U << 9,
|
||||
RTC_GPS_CKOUT_EN = 1U << 10,
|
||||
RTC_EOSC32_VCT_EN = 1U << 11,
|
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|
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RTC_GP_OSC32_CON = 2U << 13,
|
||||
RTC_REG_XOSC32_ENB = 1U << 15,
|
||||
};
|
||||
|
||||
enum {
|
||||
OSC32CON_ANALOG_SETTING = RTC_GP_OSC32_CON | RTC_EOSC32_CHOP_EN |
|
||||
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|
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|
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};
|
||||
|
||||
enum {
|
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PMIC_RG_BANK_FQMTR_RST = 0x522,
|
||||
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|
||||
|
||||
enum {
|
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|
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|
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|
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|
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/* PMIC Frequency Meter Definition */
|
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enum {
|
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|
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|
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|
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|
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|
||||
};
|
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|
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|
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|
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|
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|
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PMIC_FQMTR_FIX_CLK_PMU_32K = 6U << 0,
|
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PMIC_FQMTR_CKSEL_MASK = 7U << 0,
|
||||
};
|
||||
|
||||
|
||||
enum {
|
||||
RTC_TC_MTH_MASK = 0xf,
|
||||
};
|
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|
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enum {
|
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|
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|
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|
||||
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|
||||
|
||||
#endif /* SOC_MEDIATEK_MT8192_RTC_H */
|
||||
|
|
|
|||
|
|
@ -5,83 +5,8 @@
|
|||
|
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#include <soc/pmif.h>
|
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#include <soc/rtc_common.h>
|
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#include <soc/rtc_mt6359p.h>
|
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#include <soc/rtc_reg_common.h>
|
||||
#include <stdbool.h>
|
||||
|
||||
/* RTC registers */
|
||||
enum {
|
||||
RTC_BBPU_ENABLE_ALARM = 1U << 0,
|
||||
RTC_BBPU_SPAR_SW = 1U << 1,
|
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|
||||
RTC_BBPU_RESET_ALARM = 1U << 3,
|
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|
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|
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|
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|
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|
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|
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RTC_XOSC32_ENB = 1U << 5,
|
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|
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|
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|
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|
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RTC_EMBCK_SEL_OPTION = 1U << 9,
|
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RTC_GPS_CKOUT_EN = 1U << 10,
|
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RTC_EOSC32_VCT_EN = 1U << 11,
|
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|
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RTC_REG_XOSC32_ENB = 1U << 15,
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|
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enum {
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OSC32CON_ANALOG_SETTING = RTC_GP_OSC32_CON | RTC_EOSC32_CHOP_EN |
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RTC_EMB_K_EOSC32_MODE,
|
||||
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|
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|
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enum {
|
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PMIC_RG_BANK_FQMTR_RST = 0x522,
|
||||
};
|
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|
||||
enum {
|
||||
PMIC_RG_FQMTR_DCXO26M_EN_SHIFT = 4,
|
||||
PMIC_RG_BANK_FQMTR_RST_SHIFT = 6,
|
||||
};
|
||||
|
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/* PMIC Frequency Meter Definition */
|
||||
enum {
|
||||
PMIC_RG_FQMTR_CKSEL = 0x0118,
|
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PMIC_RG_FQMTR_RST = 0x013A,
|
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|
||||
PMIC_RG_FQMTR_DATA = 0x054A,
|
||||
FQMTR_TIMEOUT_US = 8000,
|
||||
};
|
||||
|
||||
enum {
|
||||
PMIC_FQMTR_FIX_CLK_26M = 0U << 0,
|
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PMIC_FQMTR_FIX_CLK_XOSC_32K_DET = 1U << 0,
|
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|
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|
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|
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PMIC_FQMTR_FIX_CLK_TCK_SEC = 5U << 0,
|
||||
PMIC_FQMTR_FIX_CLK_PMU_32K = 6U << 0,
|
||||
PMIC_FQMTR_CKSEL_MASK = 7U << 0,
|
||||
};
|
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|
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|
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enum {
|
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RTC_TC_MTH_MASK = 0xf,
|
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|
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|
||||
enum {
|
||||
RTC_K_EOSC_RSV_0 = 1 << 8,
|
||||
RTC_K_EOSC_RSV_1 = 1 << 9,
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RTC_K_EOSC_RSV_2 = 1 << 10,
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#endif /* SOC_MEDIATEK_MT8195_RTC_H */
|
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