mb/asus/h61-series: Add H61M-A/USB3
Add support for yet another of these LGA1155 boards. Nothing too fancy, just another slightly different combination of the same chips. Working: - Booting to Arch Linux using SeaBIOS (current version) - Native RAM init - Realtek Ethernet NIC - Some rear USB 2.0 and 3.0 (ASM1042) ports (did not test all) - At least one SATA port (did not test all) - libgfxinit to initialise a DVI-D display - VBT (extracted from `/sys/kernel/debug/dri/0/i915_vbt`) - PCIe x16 slot - Both PCIe x1 slots - EHCI debug (one of the rear USB 2.0 ports) Not working: - Automatic fan speed control (known limitation of Super I/O code) Untested: - HDMI, VGA - Internal flashing (board was ported using an EM100Pro) - Audio - Front USB ports - PS/2 ports Change-Id: I18b116d265e0b7105e13a317b552aab0e4bbc762 Signed-off-by: Angel Pons <th3fanbus@gmail.com> Reviewed-on: https://review.coreboot.org/c/coreboot/+/86726 Reviewed-by: Alicja Michalska <ahplka19@gmail.com> Reviewed-by: Matt DeVillier <matt.devillier@gmail.com> Reviewed-by: Felix Held <felix-coreboot@felixheld.de> Reviewed-by: Paul Menzel <paulepanter@mailbox.org> Tested-by: build bot (Jenkins) <no-reply@coreboot.org>
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Angel Pons
Matt DeVillier
parent
e8c724fe1a
commit
9154070320
11 changed files with 491 additions and 5 deletions
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@ -12,6 +12,16 @@ config BOARD_ASUS_H61_SERIES
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select SOUTHBRIDGE_INTEL_BD82X6X
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select USE_NATIVE_RAMINIT
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||||
config BOARD_ASUS_H61M_A_USB3
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||||
select BOARD_ASUS_H61_SERIES
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||||
select BOARD_ROMSIZE_KB_8192
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||||
select HAVE_CMOS_DEFAULT
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select HAVE_OPTION_TABLE
|
||||
select NO_UART_ON_SUPERIO
|
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select REALTEK_8168_RESET
|
||||
select RT8168_SET_LED_MODE
|
||||
select SUPERIO_NUVOTON_NCT6779D
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||||
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||||
config BOARD_ASUS_H61M_CS
|
||||
select BOARD_ASUS_H61_SERIES
|
||||
select BOARD_ROMSIZE_KB_8192
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@ -75,12 +85,13 @@ config MAINBOARD_DIR
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|||
default "asus/h61-series"
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config VARIANT_DIR
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||||
default "h61m-cs" if BOARD_ASUS_H61M_CS
|
||||
default "p8h61-m_lx" if BOARD_ASUS_P8H61_M_LX
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||||
default "p8h61-m_lx3_r2_0" if BOARD_ASUS_P8H61_M_LX3_R2_0
|
||||
default "p8h61-m_pro" if BOARD_ASUS_P8H61_M_PRO
|
||||
default "h61m-a_usb3" if BOARD_ASUS_H61M_A_USB3
|
||||
default "h61m-cs" if BOARD_ASUS_H61M_CS
|
||||
default "p8h61-m_lx" if BOARD_ASUS_P8H61_M_LX
|
||||
default "p8h61-m_lx3_r2_0" if BOARD_ASUS_P8H61_M_LX3_R2_0
|
||||
default "p8h61-m_pro" if BOARD_ASUS_P8H61_M_PRO
|
||||
default "p8h61-m_pro_cm6630" if BOARD_ASUS_P8H61_M_PRO_CM6630
|
||||
default "p8h67-i_deluxe" if BOARD_ASUS_P8H67_I_DELUXE
|
||||
default "p8h67-i_deluxe" if BOARD_ASUS_P8H67_I_DELUXE
|
||||
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||||
config MAINBOARD_PART_NUMBER
|
||||
default "H61M-CS" if BOARD_ASUS_H61M_CS
|
||||
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|||
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@ -1,5 +1,8 @@
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|||
## SPDX-License-Identifier: GPL-2.0-only
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||||
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||||
config BOARD_ASUS_H61M_A_USB3
|
||||
bool "H61M-A/USB3"
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||||
config BOARD_ASUS_H61M_CS
|
||||
bool "H61M-CS"
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@ -0,0 +1,6 @@
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Category: desktop
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||||
Board URL: https://www.asus.com/supportonly/h61mausb3/helpdesk_knowledge/
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||||
ROM package: DIP-8
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ROM protocol: SPI
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ROM socketed: y
|
||||
Flashrom support: y
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||||
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@ -0,0 +1,7 @@
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|||
## SPDX-License-Identifier: GPL-2.0-only
|
||||
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||||
boot_option=Fallback
|
||||
debug_level=Debug
|
||||
power_on_after_fail=Enable
|
||||
sata_mode=AHCI
|
||||
gfx_uma_size=32M
|
||||
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|
@ -0,0 +1,65 @@
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|||
## SPDX-License-Identifier: GPL-2.0-only
|
||||
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||||
# -----------------------------------------------------------------
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||||
entries
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||||
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||||
# -----------------------------------------------------------------
|
||||
0 120 r 0 reserved_memory
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||||
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||||
# -----------------------------------------------------------------
|
||||
# RTC_BOOT_BYTE (coreboot hardcoded)
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||||
384 1 e 4 boot_option
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||||
388 4 h 0 reboot_counter
|
||||
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||||
# -----------------------------------------------------------------
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||||
# coreboot config options: console
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||||
395 4 e 6 debug_level
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||||
# coreboot config options: southbridge
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||||
409 2 e 7 power_on_after_fail
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||||
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||||
421 1 e 9 sata_mode
|
||||
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||||
# coreboot config options: cpu
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||||
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||||
# coreboot config options: northbridge
|
||||
432 3 e 11 gfx_uma_size
|
||||
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||||
# coreboot config options: check sums
|
||||
984 16 h 0 check_sum
|
||||
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||||
# -----------------------------------------------------------------
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||||
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||||
enumerations
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||||
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||||
#ID value text
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1 0 Disable
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1 1 Enable
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||||
4 0 Fallback
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||||
4 1 Normal
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6 0 Emergency
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||||
6 1 Alert
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||||
6 2 Critical
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||||
6 3 Error
|
||||
6 4 Warning
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||||
6 5 Notice
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||||
6 6 Info
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||||
6 7 Debug
|
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6 8 Spew
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||||
7 0 Disable
|
||||
7 1 Enable
|
||||
7 2 Keep
|
||||
9 0 AHCI
|
||||
9 1 IDE
|
||||
11 0 32M
|
||||
11 1 64M
|
||||
11 2 96M
|
||||
11 3 128M
|
||||
11 4 160M
|
||||
11 5 192M
|
||||
11 6 224M
|
||||
|
||||
# -----------------------------------------------------------------
|
||||
checksums
|
||||
|
||||
checksum 392 439 984
|
||||
BIN
src/mainboard/asus/h61-series/variants/h61m-a_usb3/data.vbt
Normal file
BIN
src/mainboard/asus/h61-series/variants/h61m-a_usb3/data.vbt
Normal file
Binary file not shown.
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|
@ -0,0 +1,29 @@
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|||
/* SPDX-License-Identifier: GPL-2.0-only */
|
||||
|
||||
#include <bootblock_common.h>
|
||||
#include <device/pnp_ops.h>
|
||||
#include <superio/nuvoton/common/nuvoton.h>
|
||||
#include <superio/nuvoton/nct6779d/nct6779d.h>
|
||||
|
||||
#define GLOBAL_DEV PNP_DEV(0x2e, 0)
|
||||
#define ACPI_DEV PNP_DEV(0x2e, NCT6779D_ACPI)
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||||
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||||
void bootblock_mainboard_early_init(void)
|
||||
{
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||||
nuvoton_pnp_enter_conf_state(GLOBAL_DEV);
|
||||
|
||||
/* Select SIO pin states. */
|
||||
pnp_write_config(GLOBAL_DEV, 0x1c, 0x71);
|
||||
pnp_write_config(GLOBAL_DEV, 0x1d, 0x0e);
|
||||
pnp_write_config(GLOBAL_DEV, 0x22, 0xd7);
|
||||
pnp_write_config(GLOBAL_DEV, 0x24, 0x00);
|
||||
pnp_write_config(GLOBAL_DEV, 0x2a, 0x48);
|
||||
pnp_write_config(GLOBAL_DEV, 0x2c, 0x00);
|
||||
pnp_write_config(GLOBAL_DEV, 0x2f, 0x01);
|
||||
|
||||
/* Power RAM in S3. */
|
||||
pnp_set_logical_device(ACPI_DEV);
|
||||
pnp_write_config(ACPI_DEV, 0xe4, 0x10);
|
||||
|
||||
nuvoton_pnp_exit_conf_state(GLOBAL_DEV);
|
||||
}
|
||||
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@ -0,0 +1,21 @@
|
|||
-- SPDX-License-Identifier: GPL-2.0-or-later
|
||||
|
||||
with HW.GFX.GMA;
|
||||
with HW.GFX.GMA.Display_Probing;
|
||||
|
||||
use HW.GFX.GMA;
|
||||
use HW.GFX.GMA.Display_Probing;
|
||||
|
||||
private package GMA.Mainboard is
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||||
|
||||
-- For a three-pipe setup, bandwidth is shared between the 2nd and
|
||||
-- the 3rd pipe. Thus, probe ports that likely have a high-resolution
|
||||
-- display attached first.
|
||||
|
||||
ports : constant Port_List :=
|
||||
(HDMI2, -- mainboard HDMI port
|
||||
HDMI1, -- mainboard DVI-D port
|
||||
Analog,
|
||||
others => Disabled);
|
||||
|
||||
end GMA.Mainboard;
|
||||
211
src/mainboard/asus/h61-series/variants/h61m-a_usb3/gpio.c
Normal file
211
src/mainboard/asus/h61-series/variants/h61m-a_usb3/gpio.c
Normal file
|
|
@ -0,0 +1,211 @@
|
|||
/* SPDX-License-Identifier: GPL-2.0-only */
|
||||
|
||||
#include <southbridge/intel/common/gpio.h>
|
||||
|
||||
static const struct pch_gpio_set1 pch_gpio_set1_mode = {
|
||||
.gpio0 = GPIO_MODE_GPIO,
|
||||
.gpio1 = GPIO_MODE_GPIO,
|
||||
.gpio2 = GPIO_MODE_GPIO,
|
||||
.gpio3 = GPIO_MODE_GPIO,
|
||||
.gpio4 = GPIO_MODE_GPIO,
|
||||
.gpio5 = GPIO_MODE_GPIO,
|
||||
.gpio6 = GPIO_MODE_GPIO,
|
||||
.gpio7 = GPIO_MODE_GPIO,
|
||||
.gpio8 = GPIO_MODE_GPIO,
|
||||
.gpio9 = GPIO_MODE_NATIVE,
|
||||
.gpio10 = GPIO_MODE_GPIO,
|
||||
.gpio11 = GPIO_MODE_GPIO,
|
||||
.gpio12 = GPIO_MODE_GPIO,
|
||||
.gpio13 = GPIO_MODE_GPIO,
|
||||
.gpio14 = GPIO_MODE_GPIO,
|
||||
.gpio15 = GPIO_MODE_GPIO,
|
||||
.gpio16 = GPIO_MODE_GPIO,
|
||||
.gpio17 = GPIO_MODE_GPIO,
|
||||
.gpio18 = GPIO_MODE_NATIVE,
|
||||
.gpio19 = GPIO_MODE_GPIO,
|
||||
.gpio20 = GPIO_MODE_GPIO,
|
||||
.gpio21 = GPIO_MODE_GPIO,
|
||||
.gpio22 = GPIO_MODE_GPIO,
|
||||
.gpio23 = GPIO_MODE_GPIO,
|
||||
.gpio24 = GPIO_MODE_GPIO,
|
||||
.gpio25 = GPIO_MODE_NATIVE,
|
||||
.gpio26 = GPIO_MODE_NATIVE,
|
||||
.gpio27 = GPIO_MODE_GPIO,
|
||||
.gpio28 = GPIO_MODE_GPIO,
|
||||
.gpio29 = GPIO_MODE_GPIO,
|
||||
.gpio30 = GPIO_MODE_GPIO,
|
||||
.gpio31 = GPIO_MODE_GPIO,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set1 pch_gpio_set1_direction = {
|
||||
.gpio0 = GPIO_DIR_OUTPUT,
|
||||
.gpio1 = GPIO_DIR_INPUT,
|
||||
.gpio2 = GPIO_DIR_INPUT,
|
||||
.gpio3 = GPIO_DIR_INPUT,
|
||||
.gpio4 = GPIO_DIR_INPUT,
|
||||
.gpio5 = GPIO_DIR_INPUT,
|
||||
.gpio6 = GPIO_DIR_INPUT,
|
||||
.gpio7 = GPIO_DIR_INPUT,
|
||||
.gpio8 = GPIO_DIR_INPUT,
|
||||
.gpio10 = GPIO_DIR_INPUT,
|
||||
.gpio11 = GPIO_DIR_INPUT,
|
||||
.gpio12 = GPIO_DIR_INPUT,
|
||||
.gpio13 = GPIO_DIR_INPUT,
|
||||
.gpio14 = GPIO_DIR_INPUT,
|
||||
.gpio15 = GPIO_DIR_INPUT,
|
||||
.gpio16 = GPIO_DIR_INPUT,
|
||||
.gpio17 = GPIO_DIR_INPUT,
|
||||
.gpio19 = GPIO_DIR_INPUT,
|
||||
.gpio20 = GPIO_DIR_INPUT,
|
||||
.gpio21 = GPIO_DIR_INPUT,
|
||||
.gpio22 = GPIO_DIR_INPUT,
|
||||
.gpio23 = GPIO_DIR_INPUT,
|
||||
.gpio24 = GPIO_DIR_INPUT,
|
||||
.gpio27 = GPIO_DIR_INPUT,
|
||||
.gpio28 = GPIO_DIR_INPUT,
|
||||
.gpio29 = GPIO_DIR_INPUT,
|
||||
.gpio30 = GPIO_DIR_INPUT,
|
||||
.gpio31 = GPIO_DIR_INPUT,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set1 pch_gpio_set1_level = {
|
||||
.gpio0 = GPIO_LEVEL_LOW,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set1 pch_gpio_set1_reset = {
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set1 pch_gpio_set1_invert = {
|
||||
.gpio1 = GPIO_INVERT,
|
||||
.gpio13 = GPIO_INVERT,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set1 pch_gpio_set1_blink = {
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set2 pch_gpio_set2_mode = {
|
||||
.gpio32 = GPIO_MODE_GPIO,
|
||||
.gpio33 = GPIO_MODE_GPIO,
|
||||
.gpio34 = GPIO_MODE_GPIO,
|
||||
.gpio35 = GPIO_MODE_GPIO,
|
||||
.gpio36 = GPIO_MODE_GPIO,
|
||||
.gpio37 = GPIO_MODE_GPIO,
|
||||
.gpio38 = GPIO_MODE_GPIO,
|
||||
.gpio39 = GPIO_MODE_GPIO,
|
||||
.gpio40 = GPIO_MODE_NATIVE,
|
||||
.gpio41 = GPIO_MODE_NATIVE,
|
||||
.gpio42 = GPIO_MODE_GPIO,
|
||||
.gpio43 = GPIO_MODE_NATIVE,
|
||||
.gpio44 = GPIO_MODE_GPIO,
|
||||
.gpio45 = GPIO_MODE_GPIO,
|
||||
.gpio46 = GPIO_MODE_GPIO,
|
||||
.gpio47 = GPIO_MODE_NATIVE,
|
||||
.gpio48 = GPIO_MODE_GPIO,
|
||||
.gpio49 = GPIO_MODE_GPIO,
|
||||
.gpio50 = GPIO_MODE_GPIO,
|
||||
.gpio51 = GPIO_MODE_GPIO,
|
||||
.gpio52 = GPIO_MODE_GPIO,
|
||||
.gpio53 = GPIO_MODE_GPIO,
|
||||
.gpio54 = GPIO_MODE_GPIO,
|
||||
.gpio55 = GPIO_MODE_GPIO,
|
||||
.gpio56 = GPIO_MODE_NATIVE,
|
||||
.gpio57 = GPIO_MODE_GPIO,
|
||||
.gpio58 = GPIO_MODE_GPIO,
|
||||
.gpio59 = GPIO_MODE_NATIVE,
|
||||
.gpio60 = GPIO_MODE_GPIO,
|
||||
.gpio61 = GPIO_MODE_GPIO,
|
||||
.gpio62 = GPIO_MODE_NATIVE,
|
||||
.gpio63 = GPIO_MODE_GPIO,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set2 pch_gpio_set2_direction = {
|
||||
.gpio32 = GPIO_DIR_INPUT,
|
||||
.gpio33 = GPIO_DIR_INPUT,
|
||||
.gpio34 = GPIO_DIR_INPUT,
|
||||
.gpio35 = GPIO_DIR_INPUT,
|
||||
.gpio36 = GPIO_DIR_INPUT,
|
||||
.gpio37 = GPIO_DIR_INPUT,
|
||||
.gpio38 = GPIO_DIR_INPUT,
|
||||
.gpio39 = GPIO_DIR_INPUT,
|
||||
.gpio42 = GPIO_DIR_INPUT,
|
||||
.gpio44 = GPIO_DIR_INPUT,
|
||||
.gpio45 = GPIO_DIR_INPUT,
|
||||
.gpio46 = GPIO_DIR_INPUT,
|
||||
.gpio48 = GPIO_DIR_INPUT,
|
||||
.gpio49 = GPIO_DIR_INPUT,
|
||||
.gpio50 = GPIO_DIR_INPUT,
|
||||
.gpio51 = GPIO_DIR_INPUT,
|
||||
.gpio52 = GPIO_DIR_INPUT,
|
||||
.gpio53 = GPIO_DIR_INPUT,
|
||||
.gpio54 = GPIO_DIR_INPUT,
|
||||
.gpio55 = GPIO_DIR_INPUT,
|
||||
.gpio57 = GPIO_DIR_INPUT,
|
||||
.gpio58 = GPIO_DIR_INPUT,
|
||||
.gpio60 = GPIO_DIR_INPUT,
|
||||
.gpio61 = GPIO_DIR_INPUT,
|
||||
.gpio63 = GPIO_DIR_OUTPUT,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set2 pch_gpio_set2_level = {
|
||||
.gpio63 = GPIO_LEVEL_HIGH,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set2 pch_gpio_set2_reset = {
|
||||
.gpio57 = GPIO_RESET_RSMRST,
|
||||
.gpio63 = GPIO_RESET_RSMRST,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set3 pch_gpio_set3_mode = {
|
||||
.gpio64 = GPIO_MODE_GPIO,
|
||||
.gpio65 = GPIO_MODE_NATIVE,
|
||||
.gpio66 = GPIO_MODE_GPIO,
|
||||
.gpio67 = GPIO_MODE_NATIVE,
|
||||
.gpio68 = GPIO_MODE_GPIO,
|
||||
.gpio69 = GPIO_MODE_GPIO,
|
||||
.gpio70 = GPIO_MODE_GPIO,
|
||||
.gpio71 = GPIO_MODE_GPIO,
|
||||
.gpio72 = GPIO_MODE_GPIO,
|
||||
.gpio73 = GPIO_MODE_NATIVE,
|
||||
.gpio74 = GPIO_MODE_GPIO,
|
||||
.gpio75 = GPIO_MODE_NATIVE,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set3 pch_gpio_set3_direction = {
|
||||
.gpio64 = GPIO_DIR_INPUT,
|
||||
.gpio66 = GPIO_DIR_INPUT,
|
||||
.gpio68 = GPIO_DIR_INPUT,
|
||||
.gpio69 = GPIO_DIR_INPUT,
|
||||
.gpio70 = GPIO_DIR_INPUT,
|
||||
.gpio71 = GPIO_DIR_INPUT,
|
||||
.gpio72 = GPIO_DIR_INPUT,
|
||||
.gpio74 = GPIO_DIR_INPUT,
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set3 pch_gpio_set3_level = {
|
||||
};
|
||||
|
||||
static const struct pch_gpio_set3 pch_gpio_set3_reset = {
|
||||
};
|
||||
|
||||
const struct pch_gpio_map mainboard_gpio_map = {
|
||||
.set1 = {
|
||||
.mode = &pch_gpio_set1_mode,
|
||||
.direction = &pch_gpio_set1_direction,
|
||||
.level = &pch_gpio_set1_level,
|
||||
.blink = &pch_gpio_set1_blink,
|
||||
.invert = &pch_gpio_set1_invert,
|
||||
.reset = &pch_gpio_set1_reset,
|
||||
},
|
||||
.set2 = {
|
||||
.mode = &pch_gpio_set2_mode,
|
||||
.direction = &pch_gpio_set2_direction,
|
||||
.level = &pch_gpio_set2_level,
|
||||
.reset = &pch_gpio_set2_reset,
|
||||
},
|
||||
.set3 = {
|
||||
.mode = &pch_gpio_set3_mode,
|
||||
.direction = &pch_gpio_set3_direction,
|
||||
.level = &pch_gpio_set3_level,
|
||||
.reset = &pch_gpio_set3_reset,
|
||||
},
|
||||
};
|
||||
|
|
@ -0,0 +1,51 @@
|
|||
/* SPDX-License-Identifier: GPL-2.0-only */
|
||||
|
||||
#include <device/azalia_device.h>
|
||||
|
||||
const u32 cim_verb_data[] = {
|
||||
0x10ec0887, /* Codec Vendor / Device ID: Realtek */
|
||||
0x10438445, /* Subsystem ID */
|
||||
15, /* Number of 4 dword sets */
|
||||
AZALIA_SUBVENDOR(0, 0x10438445),
|
||||
AZALIA_PIN_CFG(0, 0x11, 0x40330000),
|
||||
AZALIA_PIN_CFG(0, 0x12, AZALIA_PIN_CFG_NC(0)),
|
||||
AZALIA_PIN_CFG(0, 0x14, 0x01014010),
|
||||
AZALIA_PIN_CFG(0, 0x15, AZALIA_PIN_CFG_NC(0)),
|
||||
AZALIA_PIN_CFG(0, 0x16, AZALIA_PIN_CFG_NC(0)),
|
||||
AZALIA_PIN_CFG(0, 0x17, AZALIA_PIN_CFG_NC(0)),
|
||||
AZALIA_PIN_CFG(0, 0x18, 0x01a19030),
|
||||
AZALIA_PIN_CFG(0, 0x19, 0x02a19040),
|
||||
AZALIA_PIN_CFG(0, 0x1a, 0x0181303f),
|
||||
AZALIA_PIN_CFG(0, 0x1b, 0x02214020),
|
||||
AZALIA_PIN_CFG(0, 0x1c, AZALIA_PIN_CFG_NC(0)),
|
||||
AZALIA_PIN_CFG(0, 0x1d, 0x4024c601),
|
||||
AZALIA_PIN_CFG(0, 0x1e, AZALIA_PIN_CFG_NC(0)),
|
||||
AZALIA_PIN_CFG(0, 0x1f, AZALIA_PIN_CFG_NC(0)),
|
||||
|
||||
0x8086281c, /* Codec Vendor / Device ID: Intel */
|
||||
0x80860101, /* Subsystem ID */
|
||||
10, /* Number of 4 dword sets */
|
||||
AZALIA_SUBVENDOR(2, 0x80860101),
|
||||
AZALIA_PIN_CFG(2, 0x04, 0x18560010),
|
||||
AZALIA_PIN_CFG(2, 0x06, 0x18560010),
|
||||
AZALIA_PIN_CFG(2, 0x08, 0x18560010),
|
||||
AZALIA_PIN_CFG(2, 0x0a, 0x18560010),
|
||||
AZALIA_PIN_CFG(2, 0x0b, 0x18560010),
|
||||
AZALIA_PIN_CFG(2, 0x0c, 0x18560010),
|
||||
AZALIA_PIN_CFG(2, 0x0d, 0x18560010),
|
||||
AZALIA_PIN_CFG(2, 0x0e, 0x18560010),
|
||||
AZALIA_PIN_CFG(2, 0x0f, 0x18560010),
|
||||
|
||||
0x80862805, /* Codec Vendor / Device ID: Intel */
|
||||
0x80860101, /* Subsystem ID */
|
||||
4, /* Number of 4 dword sets */
|
||||
AZALIA_SUBVENDOR(3, 0x80860101),
|
||||
AZALIA_PIN_CFG(3, 0x05, 0x58560010),
|
||||
AZALIA_PIN_CFG(3, 0x06, 0x58560020),
|
||||
AZALIA_PIN_CFG(3, 0x07, 0x18560030),
|
||||
|
||||
};
|
||||
|
||||
const u32 pc_beep_verbs[0] = {};
|
||||
|
||||
AZALIA_ARRAY_SIZES;
|
||||
|
|
@ -0,0 +1,82 @@
|
|||
## SPDX-License-Identifier: GPL-2.0-or-later
|
||||
|
||||
chip northbridge/intel/sandybridge
|
||||
register "gpu_dp_b_hotplug" = "4"
|
||||
register "gpu_dp_d_hotplug" = "4"
|
||||
device domain 0 on
|
||||
subsystemid 0x1043 0x844d inherit
|
||||
chip southbridge/intel/bd82x6x
|
||||
register "usb_port_config" = "{
|
||||
{ 1, 0x95f, 0 },
|
||||
{ 1, 0x95f, 0 },
|
||||
{ 1, 0x9df, 1 },
|
||||
{ 1, 0xfff, 1 },
|
||||
{ 1, 0x95f, 2 },
|
||||
{ 1, 0xfbf, 2 },
|
||||
{ 1, 0xb57, 3 },
|
||||
{ 1, 0xb57, 3 },
|
||||
{ 1, 0x353, 4 },
|
||||
{ 1, 0x353, 4 },
|
||||
{ 1, 0xb5f, 6 },
|
||||
{ 1, 0xb5f, 5 },
|
||||
{ 1, 0xb57, 5 },
|
||||
{ 1, 0xb57, 6 },
|
||||
}"
|
||||
register "pcie_port_coalesce" = "1"
|
||||
register "gen1_dec" = "0x000c0291"
|
||||
device ref hda on
|
||||
subsystemid 0x1043 0x8445
|
||||
end
|
||||
device ref pcie_rp1 off end
|
||||
device ref pcie_rp2 on end # ASM1042 USB 3.0 controller
|
||||
device ref pcie_rp3 off end
|
||||
device ref pcie_rp4 on end # PCIEX1_1 slot
|
||||
device ref pcie_rp5 on end # PCIEX1_2 slot
|
||||
device ref pcie_rp6 on # Realtek Gigabit NIC
|
||||
device pci 00.0 on end
|
||||
end
|
||||
device ref pcie_rp7 off end
|
||||
device ref pcie_rp8 off end
|
||||
|
||||
device ref lpc on
|
||||
chip superio/nuvoton/nct6779d
|
||||
device pnp 2e.1 off end # Parallel
|
||||
device pnp 2e.2 off end # UART A
|
||||
device pnp 2e.3 off end # UART B, IR
|
||||
device pnp 2e.5 on # Keyboard
|
||||
io 0x60 = 0x0060
|
||||
io 0x62 = 0x0064
|
||||
irq 0x70 = 1
|
||||
irq 0x72 = 12
|
||||
end
|
||||
device pnp 2e.6 off end # CIR
|
||||
device pnp 2e.7 off end # GPIO6-8
|
||||
device pnp 2e.8 off end # WDT1, GPIO0, GPIO1
|
||||
device pnp 2e.108 on end # GPIO0
|
||||
device pnp 2e.9 off end # GPIO1-8
|
||||
device pnp 2e.109 off end # GPIO1
|
||||
device pnp 2e.209 off end # GPIO2
|
||||
device pnp 2e.309 off end # GPIO3
|
||||
device pnp 2e.409 off end # GPIO4
|
||||
device pnp 2e.509 off end # GPIO5
|
||||
device pnp 2e.609 off end # GPIO6
|
||||
device pnp 2e.709 off end # GPIO7
|
||||
device pnp 2e.a on # ACPI
|
||||
irq 0xe7 = 0x11
|
||||
irq 0xf2 = 0x5d
|
||||
end
|
||||
device pnp 2e.b on # H/W Monitor, FP LED
|
||||
io 0x60 = 0x0290
|
||||
io 0x62 = 0
|
||||
irq 0x70 = 0
|
||||
end
|
||||
device pnp 2e.d off end # WDT1
|
||||
device pnp 2e.e off end # CIR WAKE-UP
|
||||
device pnp 2e.f off end # GPIO Push-pull/Open-drain selection
|
||||
device pnp 2e.14 off end # PORT80 UART
|
||||
device pnp 2e.16 off end # Deep Sleep
|
||||
end
|
||||
end
|
||||
end
|
||||
end
|
||||
end
|
||||
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